Hệ thống phát hiện siêu phân giải SR-9000 dành cho thiết bị và tấm wafer SiC EPI
SR-9000 được thiết kế để giải quyết các yêu cầu kiểm tra khuyết tật của tấm wafer và chip epiticular SiC. Nó nhắm đến hạn chế hiện tại trong việc kiểm tra tấm wafer epiticular, trong đó khó có thể xác định số lượng chính xác và phân bố không gian của các khuyết tật TSD và TED. Thông qua khả năng phát hiện có độ chính xác cao, hệ thống cho phép xác định và định vị chính xác các khuyết tật TSD trong epit Wax SiC và chip, cung cấp hỗ trợ quan trọng để cải thiện hơn nữa năng suất và hiệu suất của chip.
Hệ thống này hỗ trợ kiểm tra khuyết tật của tấm wafer epiticular SiC (không có mẫu) và chip (có mẫu), cho phép xác định và phân loại TSD, TED và các loại khuyết tật khác, bao gồm BPD, SF, SSF, BSF, khuyết tật hình tam giác và khuyết tật cà rốt. Nó đạt được độ chính xác bản địa hóa cực cao, với độ chính xác bản địa hóa TSD/TED <1 μm và độ chính xác bản địa hóa cấu trúc chip <1 μm. Thông lượng của hệ thống là 4–5 tấm wafer mỗi giờ đối với tấm wafer 6 inch và 2–3 tấm wafer mỗi giờ đối với tấm wafer 8 inch.
Hỗ trợ phát hiện lỗi cho tấm wafer epiticular SiC (không có khuôn mẫu) và chip (có khuôn mẫu)
Xác định và phân loại chính xác các khuyết tật TSD và TED trong tấm wafer epiticular
Độ chính xác định vị cực cao (độ phân giải không gian): Độ chính xác định vị TSD/TED < 1 μm; độ chính xác cấu trúc chip <1 μm
Vượt qua những thách thức của ngành
Hiện tại, việc phát hiện khuyết tật trong các tấm wafer epiticular SiC thiếu thông tin chính xác về số lượng và sự phân bố của TSD và TED. Khi các nhà sản xuất thiết bị áp đặt các yêu cầu ngày càng nghiêm ngặt về tỷ lệ lỗi và độ tin cậy của chip, tác động của các lỗi vi mô như TSD trên thiết bị đã trở nên đặc biệt đáng kể. SR9000 cho phép xác định và định vị chính xác các khuyết tật TSD trong các lớp epiticular SiC và chip thông qua khả năng phát hiện có độ chính xác cao, cung cấp nền tảng quan trọng để cải thiện hơn nữa năng suất và hiệu suất chip.
Thông số kỹ thuật
Thông lượng
4-5 tấm wafer/giờ (6'); 2-3 tấm wafer/giờ (8')
Đối tượng kiểm tra được hỗ trợ
Tấm wafer SiC, tấm wafer SiC có hoa văn (cấp thiết bị), tấm wafer SiC được cấy ion, tấm wafer/thiết bị SiC sau khi tước lớp kim loại
Kích thước mẫu tương thích
6', 8', và 12
Loại khiếm khuyết kiểm tra
TSD, TED, BPD, SF, SSF, BSF, khuyết tật hình tam giác, khuyết tật cà rốt, v.v.
Độ chính xác định vị khiếm khuyết
< 1 mm
Phát hiện wafer có hoa văn
Cho phép xác định và định vị các cấu trúc chức năng của thiết bị
Ví dụ trường hợp
Giải quyết các điểm yếu của ngành
Tính khả thi của việc kiểm tra bề mặt Si và bề mặt C của tấm nền
Bằng cách cung cấp các giải pháp đổi mới, đáng tin cậy và có thể mở rộng, chúng tôi hỗ trợ các ngành đạt được độ chính xác và hiệu quả vượt trội, thúc đẩy tiến bộ trong nghiên cứu và sản xuất trên toàn thế giới.
