4-5 tấm wafer/giờ (6'); 2-3 tấm wafer/giờ (8')
SR-9000 được thiết kế để giải quyết các yêu cầu kiểm tra khuyết tật của tấm wafer và chip epiticular SiC. Nó nhắm đến hạn chế hiện tại trong việc kiểm tra tấm wafer epiticular, trong đó khó có thể xác định số lượng chính xác và phân bố không gian của các khuyết tật TSD và TED. Thông qua khả năng phát hiện có độ chính xác cao, hệ thống cho phép xác định và định vị chính xác các khuyết tật TSD trong epit Wax SiC và chip, cung cấp hỗ trợ quan trọng để cải thiện hơn nữa năng suất và hiệu suất của chip.
Hệ thống này hỗ trợ kiểm tra khuyết tật của tấm wafer epiticular SiC (không có mẫu) và chip (có mẫu), cho phép xác định và phân loại TSD, TED và các loại khuyết tật khác, bao gồm BPD, SF, SSF, BSF, khuyết tật hình tam giác và khuyết tật cà rốt. Nó đạt được độ chính xác bản địa hóa cực cao, với độ chính xác bản địa hóa TSD/TED <1 μm và độ chính xác bản địa hóa cấu trúc chip <1 μm. Thông lượng của hệ thống là 4–5 tấm wafer mỗi giờ đối với tấm wafer 6 inch và 2–3 tấm wafer mỗi giờ đối với tấm wafer 8 inch.
Hệ thống này hỗ trợ kiểm tra khuyết tật của tấm wafer epiticular SiC (không có mẫu) và chip (có mẫu), cho phép xác định và phân loại TSD, TED và các loại khuyết tật khác, bao gồm BPD, SF, SSF, BSF, khuyết tật hình tam giác và khuyết tật cà rốt. Nó đạt được độ chính xác bản địa hóa cực cao, với độ chính xác bản địa hóa TSD/TED <1 μm và độ chính xác bản địa hóa cấu trúc chip <1 μm. Thông lượng của hệ thống là 4–5 tấm wafer mỗi giờ đối với tấm wafer 6 inch và 2–3 tấm wafer mỗi giờ đối với tấm wafer 8 inch.
hỏi thăm
